AMD Zen 6 EPYC 處理器確認採用台積電 2nm 製程：代號 Venice、成全球首款 N2 高效能運算晶片
AMD 宣布下一代 Zen 6 EPYC Venice 處理器將成為全球首款使用台積電 N2（2nm）製程技術的 HPC 晶片，預計 2025 年問世，並已在 TSMC 美國亞利桑那廠成功驗證 5 代 EPYC 晶片。
Zen 6 EPYC 將以 2nm 製程打造，成為首款進軍 HPC 的 N2 晶片
AMD 正式宣布，旗下第六代 Zen 6 EPYC「Venice」系列伺服器處理器產品，將採用台積電最新的 2nm 製程技術 (N2) 製造，並成為全球首款基於該製程節點的高效能運算 (HPC) 產品。台積電將於 N2 節點導入 NanoSheet 奈米片架構，而 AMD 也針對該製程與自家 Zen 6 / Zen 6C 架構 進行深度共同優化，確保最佳效能與功耗表現。
除了預告 Venice 系列採用 2nm 製程外，AMD 也表示其目前第五代 EPYC 處理器已成功於台積電美國亞利桑那州 Fab 21 廠完成晶圓製造與產品驗證，顯示 AMD 積極擴大全球製造佈局，也呼應美國對先進半導體本地化生產的政策推動。
AMD 執行長蘇姿丰表示：「我們與台積電的長期合作關係，讓 AMD 得以不斷推出領先市場的高效能產品。很榮幸能成為 N2 製程的首批 HPC 合作夥伴，未來也將持續攜手推動運算創新。」台積電董事長魏哲家則回應：「我們與 AMD 的深度技術協作，使我們能共同推進製程微縮極限。2nm 製程將帶來更高效能、更佳能效與更優良良率，開啟新一代高效能運算時代。」
根據 AMD 公布的資料，「Venice」EPYC 預計將於 2025 年正式上市，將會搭配多通道記憶體支援 (傳聞為 16 通道 DDR5)，進一步提升 Zen 6 架構在 HPC 與雲端應用上的效能。
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